随着消费电子设备尺寸的减小和复杂性的增加，强烈要求将越来越多的功能集成到单个芯片中。这种融合的原因有很多。电路板的设计变得更简单，需要放置的设备更少，布线的互连也更少。

　　在纯数字环境中，集成以惊人的速度发展。近十年来，数字集成从根本上改变了DVD播放器、AVR、MP3播放器等消费类电子产品的系统设计。消费者重复了更快、更便宜和更小的消费电子设备的好处。当人们试图将信号路径的模拟和数字部分结合起来时，这种集成路径变得更加困难。在许多消费电子应用中，大规模数字片上系统(SoC)IC已经开始包含这种模拟功能。这里的挑战是极端的。尽管有许多工艺改进，例如将模拟电路与数字内核分开的深N阱技术，但设计人员最终试图将高性能模拟转换器与快速、高噪声的数字信号处理器(DSP)放置在同一衬底上。到目前为止，很少有器件能够将其真正的高性能转换器和高速DSp推向市场。为了解决这一挑战，有必要研究一种对片上数字电路干扰不太敏感的新型转换器结构。

　　传统开关电容架构

　　大多数现代音频转换器采用开关电容架构。图1示出了开关电容模数转换器(ADC)的简化框图。

　　开关电容DAC的架构也是类似的，虽然下面讨论的重点是ADC，但分析也适用于DAC。在ADC中，输入音频信号被采样到采样电容tex_C_ {s} [/tex]，然后传输到积分电容tex(C_ {i})[/tex]。使用两相时钟，其中输入在phi1上采样，JJW(捷捷微电)功率半导体IC汽车芯片 并与phi2上的反馈信号Vref一起传输到积分电容。这种架构的关键时间是phi1开关断开，phi2开关闭合。这是输入信号被采样并提供给积分器的时间点。输入或接地上的任何噪声都将被采样并出现在ADC输出中。转换器设计中的一种常见技术是对数字时钟进行计时，使其在采样事件之后发生。

　　数字时钟的边沿总是会将与信号相关的噪声注入衬底，从而找到通往参考节点或采样电容接地节点的路径。只要数字边沿发生在采样事件之后，就不会在ADC输入端对噪声进行采样。

　　在独立转换器中，这种噪声管理易于实现。所有的时钟通常都来自单一的来源，所以保证模拟时钟和数字时钟之间的时序关系非常简单。即使数字时钟比模拟时钟快，也很容易找到一个安全的区域来放置这些数字边沿。在复杂的DSP上，异步数字内核可能比转换器运行得快得多，这个问题就困难得多。图3显示了问题的本质。

　　采样事件的安全时间无法保证。在一些解决方案中，数字信号处理器只是暂停几个周期来创建一个安全的采样事件，如图3中阴影框所示。这样可以有效消除DSP和转换器之间的耦合，但这样做的代价是MIPS。假设典型的转换器时钟为6.144 MHz，数字信号处理器时钟为98.3 MHz(转换器时钟的16倍)。如果您选择暂停处理器3个时钟，以确保采样事件周围有一定的余量，这将消耗芯片近20%的处理能力。

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